要求：調用PLL—IP核，50Mhz晶振輸入，輸出四路時鐘不同信號：100Mhz，25Mhz，50Mhz(90°相位)，50Mhz（20%占空比）。 晶元型號：cyclone Ⅳ EP4CE10F17C8 平臺工具：Quartus II 15.0 (64-bit)、Modelsim SE-64 ... ...
【基本信息】
要求：調用PLL—IP核，50Mhz晶振輸入，輸出四路時鐘不同信號：100Mhz，25Mhz，50Mhz(90°相位)，50Mhz（20%占空比）。
晶元型號：cyclone Ⅳ EP4CE10F17C8
平臺工具：Quartus II 15.0 (64-bit)、Modelsim SE-64 10.4
【PLL_IP核簡介】
IP核：ASIC或FPGA中預先設計好具有某種功能的電路模塊，參數可修改，目的在於提高開發效率。
QuartusII軟體下IP核調用方式：Mega Wizard插件管理器（常用）、SOPC構造器、DSP構造器、Qsys設計系統例化。
PLL（Phase Lockded Loop，鎖相環）常用IP核之一，可對輸入時鐘信號進行任意分頻、倍頻、相位、占空比調整。Altera 模擬鎖相環，優點：信號穩定度高，相位連續可調，延時連續可調；缺點：受溫度、電磁輻射影響，可能失鎖。
【PLL_IP核配置】
進入QuartusII，直接打開Mega Wizard插件管理器或者打開工具菜單欄下IP—catalog，PLL-ALTPLL。
1、配置第一步進行參數/模式設置。
註意模式區別：
源同步：使用於高速數據介面，若數據和時鐘同時到達輸入管腳，那麼在 I/O 單元輸入寄存器的數據與時鐘埠，數據與時鐘之間的相位關係保持不變。
無補償：PLL 不對任何時鐘網路進行補償 （允許延遲），相對 PLL 時鐘輸入，PLL 內部以及外部時鐘輸出均有相位偏移。
標準：內部時鐘是與輸入時鐘管腳相位對齊 ，若連接外部時鐘輸出管腳，則外部時鐘輸出管腳會產生相對於時鐘輸入管腳的相位延遲 ，標準模式的時鐘最好作用在寄存器上。
零延遲緩衝：外部時鐘輸出管腳與時鐘輸入管腳是相位對齊的，沒有延遲，作用輸出不建議作用寄存器。
2、配置信號輸入和鎖定輸出設置：
3、Bandwidth/CSS和時鐘切換這些高級屬性配置跳過即可。
4、PLL Reconfiguration動態/動態相位重配置跳過。
5、輸出時鐘信號配置（重點），共可輸出五路信號，輸出勾選使能，按需配置頻率、占空比、相位。
配置完成，繼續下一步，如果採用modelsim外部模擬軟體的話，可以看到所需的模擬庫。
最後確認頁面，左邊圖可看到PLL_IP產生了四路時鐘信號和一路鎖定信號，時鐘信號參數類型很清楚。最後需要勾選inst.v實例化文件，方便後面調用IP核。
【PLL_IP核調用】
1、IP核調用
pll_ip_inst.v文件就是PLL_IP核實例模塊，這裡簡單寫個頂層文件調用即可，可以通過引腳配置上機測試下輸出。
`module ip_pll(
input sys_clk,
output clk_100Mhz ,
output clk_25Mhz ,
output clk_50Mhz_90deg ,
output clk_50Mhz_20DC ,
output locked_sig
);
pll_ip pll_ip_inst (
.inclk0 ( sys_clk ),
.c0 ( clk_100Mhz ),
.c1 ( clk_25Mhz ),
.c2 ( clk_50Mhz_90deg ),
.c3 ( clk_50Mhz_20DC ),
.locked ( locked_sig )
);
endmodule
對工程文件全編譯，可以看到（下圖），晶元資源的使用情況，EP4CE10F17C8有兩個PLL，其他邏輯電路沒有使用。
2、使用技巧
PLL_IP編輯好，後期修改有兩種方式：第一種是在Quartus主頁左上方Project Navigator-IP Components雙擊打開目標IP核，還有一種就是在Mega Wizard插件管理器，選擇編輯現有IP核。
如果不小心把IP核刪除了，只需重新添加目標IP核文件，尾碼.qip（主文件）添加應用。需要複製現有IP核，只需打包IP核文件，尾碼包括.v；inst.v；.qip；.ppf；greybox_tmp五個文件，然後添加應用到工程文件。
【PLL_IP核模擬】
在模擬結果中，首先可以觀察到鎖相環的鎖定過程。在這個過程中，鎖相環的輸出信號（locked信號）會保持低電平狀態，表示鎖相環尚未鎖定，各時鐘信號輸出會處於不定態，它們的值會隨機變化或保持不變。穩定後，很明顯看到頻率、相位、占空比的調整情況。
Ps:如需要工程重要的文件，在個人博客首頁Gitee倉庫內可以得到。
