前言 Verilog是一種硬體描述語言（HDL），該語言在Windows上有集成開發環境可以使用，如ModelSim，但ModelSim的編輯器不太好用因此筆者萌生了用Sublime Text3來編寫Verilog的想法。下麵我們將圍繞著Sublime Text3搭建起一個簡易的IDE， 我將儘量把 ...
前言
Verilog是一種硬體描述語言（HDL），該語言在Windows上有集成開發環境可以使用，如ModelSim，但ModelSim的編輯器不太好用因此筆者萌生了用Sublime Text3來編寫Verilog的想法。下麵我們將圍繞著Sublime Text3搭建起一個簡易的IDE， 我將儘量把步驟寫的細緻一點，這將會使整個過程看起來很繁瑣，但這是值得的。
原材料
- Sublime Text 3（訪問密碼：a7c6）
- icarus-verilog-on-windows （訪問密碼：7528）
說明：Sublime Text是一款功能強大的編輯器，可擴展性非常強；而icarus-verilog是一款Verilog的編譯器，在這裡我們使用的版本是iverilog-0.9.7_setup.exe (latest stable release)，在Icarus Verilog這個網站上有關於該編譯器和Verilog語言的更多信息 。
開始搭建
後端
這些步驟非常枯燥乏味。
- 安裝icarus-verilog-on-windows。請記下安裝目錄，例如我的安裝目錄為F:\iverilog\，（下麵我也將以此目錄為例）。註意安裝過程中會有可選擇的項，請勾選上所有項，尤其 是和gtkwave相關的項
- 打開控制台，輸入命令iverilog，若顯示’iverilog: no source files.’字樣，則執行第4步；否則執行第3步
- 配置系統變數。將F:\iverilog\bin\這一路徑加到系統的Path變數中,執行第三步，觀察輸出是否為’iverilog: no source files.’
- 當iverilog命令輸出正常後，我們就可以用它來編譯運行verilog源文件了，編寫如下三個文件
文件名：dff.v
1 //dff modules represents a D type flip-flop 2 module dff(d,clk,q,qn); 3 input d,clk; 4 output q,qn; 5 reg q,qn; 6 //Initialize flip-flop outputs 7 initial begin q=0; qn=1; end 8 //Change output on positive clock edge 9 always @(posedge clk) 10 begin 11 q <= d; 12 qn <= !d; 13 end 14 endmoduledff.v
文件名：tester.v
1 module tester(q,qn,clk,d); 2 input q,qn; 3 output clk,d; 4 reg clk,d; 5 //Run the test once 6 initial 7 begin 8 clk=0; 9 //Dump results of the simulation to ff.cvd,important! 10 $dumpfile(“dff.vcd”); 11 $dumpvars; 12 //Generate input signal d 13 d=0; #9 d=1; #1 d=0; #1 d=1; #2 d=0; #1 d=1; #12 d=0; 14 #1 d=1; #2 d=0; #1 d=1; #1 d=0; #1 d=1; #1 d=0; # 7 d=1; 15 #8 $finish; 16 end 17 //Generate periodic clock signal 18 always 19 begin 20 #4 clk=!clk; 21 end 22 endmoduletester.v
文件名：testbench.v
1 `include "tester.v" 2 `include "dff.v" 3 //Test bench connects the flip-flop to the tester module 4 module testbench; 5 wire clk,d,q,qn; 6 dff ff1(d,clk,q,qn); 7 tester tst1(q,qn,clk,d); 8 9 endmoduletestbench.v
5. 將上述三個文件放在同一個文件夾下，打開控制台，進入該目錄，輸入iverilog testbench.v，此時應當沒有任何輸出，再次進入該文件夾，發現多出了一個名為a.out的文 件，這個文件就是我們編譯testbench.v得到的目標文件
6. 在控制台輸入vvp a.out,輸出’VCD info: dumpfile dff.vcd opened for output.’字樣，此命令是執行我們剛剛編譯生成的a.out再次進入該文件夾，發現多出來了一個名為 dff.vcd的文件，這個文件是我們執行a.out後生成的波形文件
7. 在控制台輸入gtkwave dff.vcd觀察波形。如果發現沒有波形，不要驚慌，在視窗右側上選擇某一個module，然後在右下選擇某一個變數，再點擊insert就可以看到輸出的波 形了
到這裡，我們已經完成了這個簡易的IDE的後端的操作
前端
前端的搭建完全依靠Sublime Text 3豐富的插件。
- 安裝Sublime Text 3。後面我將其簡稱為ST，就像安裝QQ一樣，一路點next就好了
- 安裝關鍵詞高亮插件。用ST打開一個verilog文件（尾碼名為.v）中，發現是沒有高亮顯示的，按ctrl+shift+p，調出ST的包管理視窗，輸入install package，再輸入verilog後找到對應的項，回車，等待安裝完成，重啟ST，再次打開一個verilog文件，發現已經可以高亮顯示了
- 綁定快捷鍵編譯。打開ST，Preference—>Browse Packages—>找到User文件夾，將這個文件（ 訪問密碼 7f77）放到該文件夾下
- 再次重啟ST，隨便打開一個verilog文件，按ctrl+b，就可以編譯該文件了，編譯正確輸出ST會有”[Finished in 0.6s]”類似的輸出，如果出現其他情況，作如下設置Tools—>Build System->Verilog，其效果和在控制台輸入iverilog xxx.v是一樣的，都會在文件目錄下生成編譯後的a.out文件
- 其實，到這一步就可以了，我們可以在ST中編寫編譯好verilog文件後，再打開控制台運行、查看波形，但是這樣仍然不夠方便，那麼可不可以直接在ST中運行、查看波形呢？其實，我們只需要在ST中可以運行控制台命令就可以了，幸運的是，ST為我們提供了這樣的插件。
- 安裝SublimeREPL插件。同安裝關鍵詞高亮插件一樣，按ctrl+shift+p，調出ST的包管理視窗，輸入install package，再輸入verilog後找到對應的項，回車，等待安裝完成，重啟ST，然後ctrl+shift+p，輸入sublimeREPLshell(sublimeREPLPowerShell也可以)，在新打開的ST標簽頁中就可以運行cmd命令了（把這個標簽頁放在下麵是個不錯的選擇，可以參考一下下麵的圖片）。
- 至此，所有步驟已經結束。下麵是我的簡易IDE截圖
結語
Sublime Text好強大…，Verilog好強大… 第一次用博客園，還用不熟哈
