本項目實現的是一個微riscv處理器核(tinyriscv)，用verilog語言編寫，只求以最簡單、最通俗易懂的方式實現riscv指令的功能，因此沒有特意去對代碼做任何的優化，因此你會看到裡面寫的代碼有很多冗餘的地方。tinyriscv處理器核有以下特點： 1)實現了RV32I指令集，通過risc ...
本項目實現的是一個微riscv處理器核(tinyriscv)，用verilog語言編寫，只求以最簡單、最通俗易懂的方式實現riscv指令的功能，因此沒有特意去對代碼做任何的優化，因此你會看到裡面寫的代碼有很多冗餘的地方。tinyriscv處理器核有以下特點：
1)實現了RV32I指令集，通過riscv的RV32I指令相容性測試，支持以下指令：add addi and andi auipc beq bge bgeu blt bltu bne fence_i jal jalr lb lbu lh lhu lw lui or ori sb sh sw sll slli slt slti sltiu sltu sra srai srl srli sub xor xori；
2)採用三級流水線，即取指，解碼、訪存、執行，回寫；
3)可以運行簡單的c語言程式；
詳細內容和源碼見 碼雲：https://gitee.com/liangkangnan/tinyriscv
