xilinx使用高電平複位 altera使用低電平複位 原因：Xilinx 寄存器的SR控制端是高電平有效的。如果RTL代碼採用了低電平有效的複位模式，綜合器將在複位信號驅動寄存器SR控制端之前的插入一個反相器（interver）。你必須使用一個查找表（look up table）來實現反向器，以利 ...
xilinx使用高電平複位
altera使用低電平複位
原因：Xilinx 寄存器的SR控制端是高電平有效的。如果RTL代碼採用了低電平有效的複位模式，綜合器將在複位信號驅動寄存器SR控制端之前的插入一個反相器（interver）。你必須使用一個查找表（look up table）來實現反向器，以利用LUT的輸入埠。低電平有效的控制信號帶來的額外的邏輯可能拉長了執行時間（runtime）,將導致更低的FPGA資源利用率，也將影響時序和功耗。
altera剛好相反
另從兩者生成ip核可見，xilinx的ip核使用高電平複位，altera使用低電平。為保持一致性，xilinx使用高複位，altera使用低複位
