一直來，都是使用Vivado中自帶的GMIItoRGMII IP核來完成GMII轉RGMII的功能；儘管對GMII及RGMII協議都有一定的瞭解，但從沒用代碼實現過其功能。由於使用IP時，會涉及到MDIO配置IP寄存器的問題，覺得麻煩。因此決定用代碼實現GMII轉RGMII的功能。 參考Lattic ...
一直來，都是使用Vivado中自帶的GMIItoRGMII IP核來完成GMII轉RGMII的功能；儘管對GMII及RGMII協議都有一定的瞭解，但從沒用代碼實現過其功能。由於使用IP時，會涉及到MDIO配置IP寄存器的問題，覺得麻煩。因此決定用代碼實現GMII轉RGMII的功能。
參考Lattice的開源代碼，進行移植。移植後在Vivado中進行編譯時沒有問題，但一旦進行實現（Implementation）時就會有如下錯誤：
[Place 30-574] Poor placement for routing between an IO pin and BUFG.
實在納悶，於是深入挖掘原因。
從編譯的原理圖來看，rgmii_rclk在輸入端已被Vivado自動添加了一個IBUF以及BUFG；通過Vivado中的Synthesis的Settings，取消自動添加BUFG的選項；再實現時沒有錯誤了，且可以生成bit文件；但時序嚴重不滿足。
查看之前使用GMIItoRGMII的IP工程中的Schematic，發現rgmii_rclk輸入後添加了三個原語模塊：IBUF、BUFR以及BUFG。其中IBUF是在信號輸入端處添加了，BUFR是緊跟著IBUF，然後其輸出的信號被內部的D觸發器所使用，其中有一路直接連接到BUFG，然後通過BUFG輸出到管腳（作為GMII的時鐘輸出）。
藉此機會，想更進一步學習這幾個原語的不同之處：
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在Xilinx 7Series FPGA中，存在3種主要的時鐘網路：BUFG，BUFR,BUFIO以及由他們所衍生出來的各種變種。它們之間的特點和區別如下：
>>>BUFIO
BUFIO是IO時鐘網路，顧名思義，它只能驅動IO Block裡面的邏輯，不能驅動CLB裡面的LUT，REG等邏輯。BUFIO可以被如下節點驅動：
1、SRCCs and MRCCs in the same clock region
2、MRCCs in an adjacent clock regionusing BUFMRs
3、MMCMs clock outputs 0-3 driving the HPC in the same clock region
>>>BUFR
BUFR是regional時鐘網路，顧名思義，它的驅動範圍只能局限在一個clock region的邏輯，但是它可以同時驅動IO和內部邏輯。BUFR可以被如下節點所驅動：
1、所有能驅動BUFIO的節點
2、MMCMs clock outputs 0-3
3、General interconnect
BUFIO和BUFR的主要區別可以用下圖概括：
>>>BUFG
BUFG是全局時鐘網路，這個大家最熟悉了，它可以驅動所有的IO和邏輯，並且可以被Transceiver所驅動。如果時鐘信號要走全局時鐘網路，必須通過這個BUFG來驅動，BUFG可以驅動所有的CLB，RAM，IOB。Zynq一共有22個BUFG全局時鐘線。
BUFR相比BUFG的最大優勢是skew和功耗都比較小，在源同步的設計中，這一點也是很關鍵的。
>>>BUFR和BUFMR有什麼區別？
BUFMR是7系列才有的時鐘buffer，它是在有些源同步設計中邏輯IO跨上中下三個Bank；而BUFR僅僅能夠驅動一個Bank，所以需要BUFMR級聯BUFR來完成每個Bank的功能功能，如下圖：
>>>BUFH怎麼用？
BUFH，BUFH驅動區域中的水平全局時鐘樹，Xilinx的時鐘是通過時鐘樹來分佈的。可用於互聯邏輯、SelectIO邏輯，DSP48E1模塊或者Block RAM資源的時鐘驅動。
>>>時鐘資源選擇上是不是BUFG最優？
這個要根據設計，很多AD DA需要源同步設計，如果上了BUFG由於時鐘走線延遲較大；完全跟數據不同步，很難再進行正確的採樣。介面設計的邏輯量一般比較小，不建議上全局。
下麵介紹下Xilinx時鐘的管理：
Xilinx晶元全局時鐘資源的使用方法主要有下麵5種：
A、GCLK——>IBUFG——>BUFG
IBUFG後面連接BUFG的方法是最基本的全局時鐘資源的使用方法，其等效於BUFGP
B、GCLKP&GCLKN——>IBUFGDS——>BUFG
當輸入時鐘為差分信號時候，需要使用IBUFGDS原語。
C、IBUFG+DCM+BUFG
通過DCM（Digital clock manage）不僅能對時鐘進行同步、移相、分頻、倍頻等變換，而且可以使用全局時鐘的輸出無抖動和小延遲。
D、Logic + BUFG
BUFG不但可使用IBUFG的輸出，還可以驅動其他普通信號的輸出。當某個信號的扇出非常大，並且要求抖動延遲最小時，可以使用BUFG驅動該信號，使得該信號利用全局時鐘資源。
E、Logic + DCM + BUFG
DCM可以改變也可以控制變換普通時鐘信號。
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附錄，參考鏈接：
《Xilinx FPGA器件中時鐘資源的說明以及使用》
https://www.jianshu.com/p/3da8c9eca03a
