網上有太多的VHDL和verilog比較的文章，基本上說的都是VHDL和verilog之間可以實現同一級別的描述，包括模擬級、寄存器傳輸級、電路級，所以可以認為兩者是等同級別的語言。很多時候會了其中一個，當然前提是真的學會，知道rtl(寄存器傳輸級)的意義，知道rtl與電路如何對應，在此基礎上，則很 ...
網上有太多的VHDL和verilog比較的文章，基本上說的都是VHDL和verilog之間可以實現同一級別的描述，包括模擬級、寄存器傳輸級、電路級，所以可以認為兩者是等同級別的語言。很多時候會了其中一個，當然前提是真的學會，知道rtl(寄存器傳輸級)的意義，知道rtl與電路如何對應，在此基礎上，則很容易就可以學另外一個。從這個意義上，或許先學什麼都無所謂。
學HDL無非要這麼幾類人：
1.學生
2.電子工程師
3.軟體工程師
4.純粹的愛好者
學生，兩眼一摸黑，老師教什麼學什麼，只為了應付而已，從而很多學生學的非常垃圾，畢業了連個跑馬燈都不會做；電子工程師有電路的基礎，甚至可以用原理圖設計一定的數字邏輯，一般也是因為FPGA而學習；軟體工程師有軟體語言的基礎，一般是嵌入式軟體工程師為了FPGA而學習；愛好者只為興趣，甚至未必是IT業的工作者。
VHDL是強類型語言，比verilog嚴格。有很多人覺得verilog長的像C語言，所以覺得verilog可能更容易學，我覺得說這話的一般都是軟體工程師。然而verilog只不過借用了C語言的符號而已，我甚至覺得還不夠徹底，如果verilog當初由我來設計，我肯定就會趕begin/end滾蛋了，而且我實在不理解為什麼不這麼做。使用&還是and有本質區別嗎？使用always@還是process有本質區別嗎？這些都不是重點，這些都只是語法的區別而已。你有C語言的基礎對於你學慣用verilog設計電路作用不是很大，但HDL不僅用來設計真實電路，也是可以拿來設計模擬的，如果你是玩模擬的話，那麼C的基礎作用還是很大的。
VHDL當初是用來做美國軍方定製硬體的行為描述的語言，HDL的D不是design，而是description。VHDL有著相對verilog更大的抽象能力，理論上verilog只能在0/1的數字信號系統上玩，而VHDL完全可以為多進位數字建模。當然，同時，VHDL被定義成一種強類型語言，從而不像verilog用起來那麼爽，很容易就寫出語法錯誤，這對於有些人是一段痛苦的經歷。從VHDL強大的抽象能力和強類型來看，這玩意比verilog更像軟體，而verilog更像電路。VHDL的rtl更像是一種人為的定義，而verilog的rtl才更像是與電路的對應。
在用VHDL的時候，遇到狀態機，就定義一下類型type state is (stat1, stat2 ...),這個stat1、stat2只是不同的符號，這個很不電路啊。我們經常使用的std_logic、std_logic_vector，遇到與數字比較要conv_integer一通，這個真的很不電路。VHDL寫代碼的確很啰嗦，代碼長度遠勝於verilog。看來看去，明顯還是verilog直接，那就是電路，不繞彎子。
verilog強大的模擬功能，相比之下VHDL的模擬功能弱爆了。verilog這麼多年的市場占有率遠勝於VHDL，基本可以認為VHDL快被淘汰了，除了一些以前的設計需要支持以及很多學校還是以VHDL教學，基本用的很少了。
學習HDL的設計，很多時候是要搞清楚RTL里實際電路和代碼的對應。其實，對於verilog，也只要知道assign在rtl里肯定是組合邏輯(當然你帶反饋除外，不過絕對不建議帶反饋這麼去寫)，而always里綜合為組合邏輯和時序邏輯的條件，這些其實並不難。VHDL這一點倒也類似，區別不大。順便說一句，三段式和一段式的本質差別在於三段式下狀態和動作完全同時，而一段式下狀態比動作快一拍。至於其他的網路上說法的各種扯淡，不用理會，都什麼時代了，編譯器（還沒到綜合階段）如果連組合電路和時序電路都不能很好的整理出來並優化的，還好意思在世面上丟人現眼？
綜上所述，我現在還是覺得verilog比較適合初學了，甚至於學了verilog再去學VHDL作用不大。但是verilog很是靈活，這本是我之前覺得在學習verilog之前應該先學習VHDL的原因。但現在，我覺得，在學習verilog之前，還是先學習原理圖設計吧，只是原理圖設計之後的VHDL階段沒太多必要。
