之前在使用Altera的三速乙太網MAC IP的基礎上，完成了UDP協議數據傳輸。此次為了將設計移植到xilinx FPGA上，需要用到xilinx的三速乙太網MAC IP核，當然也可以自己用HDL編寫，但必須對數據鏈路層協議有非常清晰的認識。以下是在使用xilinx 三速乙太網MAC過程中的一些記 ...
之前在使用Altera的三速乙太網MAC IP的基礎上，完成了UDP協議數據傳輸。此次為了將設計移植到xilinx FPGA上，需要用到xilinx的三速乙太網MAC IP核，當然也可以自己用HDL編寫，但必須對數據鏈路層協議有非常清晰的認識。以下是在使用xilinx 三速乙太網MAC過程中的一些記錄和總結。
在使用IP核傳輸數據之前要對MAC層功能有個瞭解。MAC層功能用一個詞概括就是“成幀解幀”，具體來講TX方向對用戶側發送來的MAC幀添加前導碼和幀尾校驗和，對長度過短幀會在幀尾填充0直至最小幀長，此外流控模塊可以根據需要發送pause幀。RX方向過濾掉不符合規範的數據幀並移除填充域，只有目的MAC地址與自身相符且幀尾校驗和正確的數據幀才為有效數據幀，去除前導碼和校驗域後即發送給用戶側。接收端也會根據可能收到的pause幀做出暫停發送處理。
認識乙太網幀結構同樣非常重要，目前常見的是Ethernet II和IEEE802.3兩種格式，總體可以歸納為：目的MAC地址 源MAC地址 長度/類型 有效負荷（可能有填充） 幀校驗，長度依次是6byte、6byte、2byte、46~1500byte、4byte。區別在於Ethernet II幀長度/類型域解釋為上層協議類型，而IEEE802.3同樣位置是長度欄位。區分兩者的標準是：當該欄位值小於等於1500（十六進位的0x05DC）時，為IEEE802.3格式；當欄位值大於等於1536（或者十六進位的0x0600）時，幀使用的是Ethernet II格式。其中Ethernet II最為常見。
IP核的配置很簡單，根據自己的需求設置即可。重點關註第二頁，這裡選擇使用GMII作為物理層介面，並選擇三速模式，可以通過介面改動傳輸速率。
IP核配置生成輸出文件後，和其他較為複雜的IP核一樣要熟讀文檔和分析example design的結構和功能。資料主要參考PG051.我們直接打開example design頂層文件對工程有個整體的認識：
// -------------------------------------------------- // | EXAMPLE DESIGN WRAPPER | // | | // | | // | ------------------- ------------------- | // | | | | | | // | | Clocking | | Resets | | // | | | | | | // | ------------------- ------------------- | // | -------------------------------------| // | |FIFO BLOCK WRAPPER | // | | | // | | | // | | ----------------------| // | | | SUPPORT LEVEL | // | -------- | | | // | | | | | | // | | AXI |->|------------->| | // | | LITE | | | | // | | SM | | | | // | | |<-|<-------------| | // | | | | | | // | -------- | | | // | | | | // | -------- | ---------- | | // | | | | | | | | // | | |->|->| |->| | // | | PAT | | | | | | // | | GEN | | | | | | // | |(ADDR | | | AXI-S | | | // | | SWAP)| | | FIFO | | | // | | | | | | | | // | | | | | | | | // | | | | | | | | // | | |<-|<-| |<-| | // | | | | | | | | // | -------- | ---------- | | // | | | | // | | ----------------------| // | -------------------------------------| // -------------------------------------------------- //------------------------------------------------------
上邊是官方提供的註釋，非常清晰地給出了工程結構：
example_clocks: 時鐘模塊，提供工程中用到的所有時鐘信號；
example_resets: 複位模塊，產生所有子模塊的複位信號；
axi_lite_controller: 控制模塊，內部通過狀態機對MAC和PHY晶元進行初始化和相應配置工作。
basic_pat_gen_inst: 包測試模塊，有兩種模式：發送固定樣式測試數據包和將收到數據包環回送出給PHY。
trimac_fifo_block: AXI-S介面非同步FIFO和MAC IP核。
MAC IP核包含的主要介面類型及作用是：
GMII介面--PHY數據通道 MDIO介面--PHY晶元配置管理 AXI-Stream介面--用戶數據通道 AXI-Lite介面--用戶控制管理
初步需要掌握的是用戶數據介面，實際上AXI-Stream也無需過多關註，只要理解FIFO用戶側介面即可。以發送方向為例：
tx_axis_fifo_tdata 8位數據，tx_axis_fifo_tvalid 數據有效指示，tx_axis_fifo_tready MAC發送準備信號，tx_axis_fifo_tlast 數據包尾指示。接下來使用示例工程的testbench查看模擬波形，對用戶介面時序有一個直觀的認識。官方testbench demo_tb文件中會持續分別以10M 100M 1000M速率向example design RX方向GMII埠發送5個不同數據幀。先來看千兆網波形，在千兆模式下TX時鐘為由FPGA提供的125MHz信號gtx_clk_bufg，RX時鐘由PHY通過時鐘恢復得到125MHz時鐘信號。
數據的流向為：gmii_rx_xx --> rx_axis_mac_xx --> rx_axis_fifo_xx --> tx_axis_fifo_xx --> tx_axis_mac_xx --> gmii_tx_xx。此時example design中basic_pat_gen_inst模塊設置為環回模式，會將MAC接收的數據環回到發送通道。由於第三個幀錯誤指示信號gmii_rx_er拉高，而第5個幀MAC地址不匹配，因此這兩個數據幀被濾除掉。
上圖看出第三個數據幀帶有錯誤指示信號，FIFO模塊才會將其丟棄。第五個數據包MAC地址不符，在MAC核內部被丟棄。以第四個數據包為例觀察時序：
包尾指示和數據在MAC核收到FCS並檢測完畢後才輸出有效。
該幀目的MAC地址是48'hda_02_03_04_05_06 源MAC地址是48'h5a_02_03_04_05_06 長度/類型域是16'h00_03，因此是解釋為幀長度為3位元組，負荷是01 02 03。環回後目的MAC地址和源MAC地址被basic_pat_gen_inst模塊交換，TX方向用戶數據包為：
我們看下MAC核TX方向實際的用戶介面時序，FIFO模塊屏蔽了用戶側與MAC核之間的握手應答機制，緩存至少一個數據幀即開始數據傳輸，從而簡化了介面時序。
當數據發送到物理層介面，由於數據包小於最小長度，因此發送到gmii介面上再次被填充至最小幀長。此外添加上前導碼和校驗和。
再來看看百兆網，速率為100M時TX和RX方向時鐘信號均由PHY晶元提供。第四數據幀TX方向用戶介面波形：
FIFO提供的用戶側介面時序上與千兆網沒有差別，時鐘頻率是125MHz，位寬依然是8bit，那麼又是如何實現百兆速率的呢？
MAC核用戶介面時鐘為25MHz，位寬為8bit，MAC核提供的tready信號每兩周期拉高一周期，速率為25M*8/2 = 100M，因此100M速率是通過tready信號限流實現的。綜上，對100M和1000M速率下全雙工乙太網概念和幀結構、MAC IP核配置以及核心用戶介面時序功能均進行了闡述，本人也在學習中，希望對大家有幫助。
